CMOS 로직에서 문제되는 특성중에 하나가 LATCH UP 현상입니다.
LATCH UP은 CMOS 구성하고 있는 PNP/NPN 트랜지스터에 의해서 발생되는 *사이리스터* 현상이라고 합니다. 채터링 현상같은 것입니다. 다른 말로 하면 원하지 않는 스위칭 동작이 연속적으로 발생되는 것으로도 말이 되는지 모르겠군요. 보통 최대 정격내에서 동작시킬 때는 LATCH UP 현상이 일어나지 않습니다. 이 현상은 최대 정격을 넘는 우발적인 서지 전압이나 전원 리플, 잡음, 역전류가 흘렀을 때 발생합니다.
일단 이 현상이 일어나면 정궤환 회로가 되므로 전원 전압을 차단하든지 전원 전류를 일정값 이하로 낮추어야 이 현상을 없앨 수 있다고 합니다.
이 현상이 일어나게 되면 IC가 손상되거나 장치에 치명적 영향을 주므로 시스템 설계시에 각별히 주의 해야 합니다. 물론 CMOS제조 공정에서도 고려를 하고는 있습니다.
회로적인 해석에 대해서는 LATCH UP전압 측정 회로나 방지회로, 회로 설계시의 다이오우드나 추가나 저항 추가, 역전류나 역전압등에 대해 고려한다고 합니다. 자세한 내용은 각 CMOS 제조회사의 Application note나 CMOS data book등에 나와 있습니다.
사이리스터는 네 개의 층을 가진 PNPN 소자이다. 이것은 오프(off) 상태에서 수천 볼트의 전압을 차단할 수 있고 온(on) 상태에서 수천 암페어의 전류를 전도시킬 수 있다. 사이리스터는 소위 래치-업(latch-up) 현상을 유도하는 내부의 재생 메커니즘의 원리로 동작한다. 명백히, 기본적인 래치-업 현상의 이해는 전력 스위치로서 사이리스터의 특성을 이해하는데 필수적이다.
래치업 현상을 사이리스터가 이용한다고 하더라도, 이 현상은 네 개의 층(PNPN)을 가지는 다른 소자의 전위 문제이다. 그러한 소자의 예는 이전 섹션에서 서술되었던 IGBT이다. 또한, PNPN 구조는 본질적으로 매우 일반적인 CMOS 구조(섹션 5.2.3)에서 나타난다. 원하지 않는 기생 사이리스터의 래치-업은 이러한 소자의 영구적인 파괴를 가져올 수도 있다. 이것은 신뢰성 문제이며 CMOS의 경우에 대하여 섹션 11.2.6에서 서술하고 있다. 또한 래치-업 현상을 이해하는 것은 래치-업 관계의 문제를 피하기 위해 사용되는 기술적, 구조적 그리고 응용적인 측정을 이해하는데 필수적이다.
가장 일반적인 사이리스터의 형태는 실리콘 제어 정류기(silicon-controlled rectifier, SCR)이다. 그림 10.5에 이것의 단면도가 그려져 있으며 또한 사이리스터 연산과 관계된 재생 메커니즘을 설명하는데 사용되는 두 개의 트랜지스터 모델을 보이고 있다. PNP BJT 컬렉터가 NPN BJT 베이스와 같은 영역인 반면 NPN 컬렉터는 PNP 베이스와 같은 영역임을 볼 수 있다. 작은 게이트 전류는 양극(anode)과 음극(cathod)사이의 낮은 저항의 통로를 제공하면서 양쪽의 트랜지스터가 포화상태로 들어갈 때까지 폐쇄-루프(closed-loop) 증폭기(BJT들은 서로 다른 컬렉터 전류를 증폭한다)를 제어할 수 있다.
**사이리스터(thyristor)란 오프(off)상태로 부터 온(on)상태로, 또는 온상태로부터 오프상태로 스위칭할 수 있는 3개 또는 그 이상의 접합을 갖는 4층 이상의 pnpn구조로 된 반도체 스위칭소자를 말한다.
사이리스터는 바이폴러(bipolar) 트랜지스터의 일종으로 애널로그회로, 디지틀회로 등에 사용되는 바이폴러 단체디바이스로 온상태와 오프상태의 두가지 안정상태를 유지할 수 있으며 나아가 오프상태로부터 온상태로 또는 그 역의 스위칭이 가능한 셋 이상의 pn접합을 갖는 소자를 말한다. **
LATCH UP은 CMOS 구성하고 있는 PNP/NPN 트랜지스터에 의해서 발생되는 *사이리스터* 현상이라고 합니다. 채터링 현상같은 것입니다. 다른 말로 하면 원하지 않는 스위칭 동작이 연속적으로 발생되는 것으로도 말이 되는지 모르겠군요. 보통 최대 정격내에서 동작시킬 때는 LATCH UP 현상이 일어나지 않습니다. 이 현상은 최대 정격을 넘는 우발적인 서지 전압이나 전원 리플, 잡음, 역전류가 흘렀을 때 발생합니다.
일단 이 현상이 일어나면 정궤환 회로가 되므로 전원 전압을 차단하든지 전원 전류를 일정값 이하로 낮추어야 이 현상을 없앨 수 있다고 합니다.
이 현상이 일어나게 되면 IC가 손상되거나 장치에 치명적 영향을 주므로 시스템 설계시에 각별히 주의 해야 합니다. 물론 CMOS제조 공정에서도 고려를 하고는 있습니다.
회로적인 해석에 대해서는 LATCH UP전압 측정 회로나 방지회로, 회로 설계시의 다이오우드나 추가나 저항 추가, 역전류나 역전압등에 대해 고려한다고 합니다. 자세한 내용은 각 CMOS 제조회사의 Application note나 CMOS data book등에 나와 있습니다.
사이리스터는 네 개의 층을 가진 PNPN 소자이다. 이것은 오프(off) 상태에서 수천 볼트의 전압을 차단할 수 있고 온(on) 상태에서 수천 암페어의 전류를 전도시킬 수 있다. 사이리스터는 소위 래치-업(latch-up) 현상을 유도하는 내부의 재생 메커니즘의 원리로 동작한다. 명백히, 기본적인 래치-업 현상의 이해는 전력 스위치로서 사이리스터의 특성을 이해하는데 필수적이다.
래치업 현상을 사이리스터가 이용한다고 하더라도, 이 현상은 네 개의 층(PNPN)을 가지는 다른 소자의 전위 문제이다. 그러한 소자의 예는 이전 섹션에서 서술되었던 IGBT이다. 또한, PNPN 구조는 본질적으로 매우 일반적인 CMOS 구조(섹션 5.2.3)에서 나타난다. 원하지 않는 기생 사이리스터의 래치-업은 이러한 소자의 영구적인 파괴를 가져올 수도 있다. 이것은 신뢰성 문제이며 CMOS의 경우에 대하여 섹션 11.2.6에서 서술하고 있다. 또한 래치-업 현상을 이해하는 것은 래치-업 관계의 문제를 피하기 위해 사용되는 기술적, 구조적 그리고 응용적인 측정을 이해하는데 필수적이다.
가장 일반적인 사이리스터의 형태는 실리콘 제어 정류기(silicon-controlled rectifier, SCR)이다. 그림 10.5에 이것의 단면도가 그려져 있으며 또한 사이리스터 연산과 관계된 재생 메커니즘을 설명하는데 사용되는 두 개의 트랜지스터 모델을 보이고 있다. PNP BJT 컬렉터가 NPN BJT 베이스와 같은 영역인 반면 NPN 컬렉터는 PNP 베이스와 같은 영역임을 볼 수 있다. 작은 게이트 전류는 양극(anode)과 음극(cathod)사이의 낮은 저항의 통로를 제공하면서 양쪽의 트랜지스터가 포화상태로 들어갈 때까지 폐쇄-루프(closed-loop) 증폭기(BJT들은 서로 다른 컬렉터 전류를 증폭한다)를 제어할 수 있다.
**사이리스터(thyristor)란 오프(off)상태로 부터 온(on)상태로, 또는 온상태로부터 오프상태로 스위칭할 수 있는 3개 또는 그 이상의 접합을 갖는 4층 이상의 pnpn구조로 된 반도체 스위칭소자를 말한다.
사이리스터는 바이폴러(bipolar) 트랜지스터의 일종으로 애널로그회로, 디지틀회로 등에 사용되는 바이폴러 단체디바이스로 온상태와 오프상태의 두가지 안정상태를 유지할 수 있으며 나아가 오프상태로부터 온상태로 또는 그 역의 스위칭이 가능한 셋 이상의 pn접합을 갖는 소자를 말한다. **
다음검색