반도체 소자의 안전동작영역(SOA)

[이흥선]

개요

파워 트랜지스터는 이른바 안전 동작 영역(SOA: Safe Operating Area)으로 불리는 V-I 평면의 제한된 영역에서 동작되어야 보호받을 수 있다. 보호 회로에는 보통 폴드백(foldback) 전류 제한법을 이용하지만 이 방식은 실질적인 SOA 전력 경계의 형태와 일치하지 않는다. 이 기사에서는 아날로그 계산 기술을 이용해 실제 SOA 범위와 일치하는 향상된 SOA 보호 관련 회로 이론과 디자인을 설명한다. TPS2490은 전력 제한 핫스왑 컨트롤러로써 아래 디자인에 사용되었다.

배경

파워 MOSFET의 SOA는 전압, 전류 및 전력 경계의 교차부분으로 정의된다. 그림 1은 디스크리트 파워 MOSFET에 대한 일반적인 SOA 부분을 나타낸다. 회색 부분은 ‘정적 SOA’로써 최대 정격 전압 50V, 최대 정격 전류 20A 및 최대 정격 전력 50W로 둘러싸인 부분이다. 트랜지스터는 정적 동작 영역에서 오버로드(Overload) 없이 지속적으로 동작한다. 점선 연장 부분은 ‘동적 SOA’로 트랜지스터가 제한된 시간 동안만 오버히트(Overheat) 없이 동작할 수 있는 영역을 나타낸다. 디스크리트 MOSFET의 SOA 전력 경계는 어떤 패키지 및 방열판을 선택하느냐에 달려있다.

일반적으로 전원 관리 패스(pass) 트랜지스터가 자기의 안전 동작 영역을 벗어나지 못하게 하는 보호 회로를 탑재하고 있다. 가장 단순한 보호 구조는 직류 제한 방식이다. 전류 제한 방식은 트랜지스터가 최대 공급 전압을 견딜 수 있도록 충분히 낮게 설정되어야 한다. 이런 요구사항은 트랜지스터의 동작영역을 SOA 영역의 일부로 제한한다. 예를 들어 그림 1의 20A 트랜지스터는 1A만 직류를 제한시킬 수 있다. 직류 제한, 특히 대전압 애플리케이션에서는 큰 MOSFET 트랜지스터를 필요로 한다. 이런 큰 부품은 시스템 가격을 상승시킬 뿐만 아니라 성능 향상에도 크게 도움이 안된다.

대부분의 대전압 전원 관리 시스템에는 ‘폴드백 전류 제한법(fold back limiting)’을 사용한다. 이 방법은 낮은 드래인 소스간 전압에서 고정 전류 제한치 ILIM를 만족시키는 것이다. 이 전압이 문턱전압 VFB를 넘어서면 이 전류는 전압이 증가함에 따라 선형적으로 감소한다(그림 2). 이 제한법은 보다 큰 드래인 소스 전압에서 소모되는 전력소모를 줄이므로 보다 큰 ILIM을 허용한다.

그림 3은 그림 1 SOA에 대해 플롯한 2개의 폴드백 전류 제한법의 경계를 보여준다. kFB = 0.1A/V 일때의 곡선은 SOA 경계를 벗어나며 kFB = 0.033A/V일 때에는 경계 내에 있다. 불행히도 후자는 2A의 피크 드래인 전류만을 허용하며 폴드백 전류 제한 방식은 이용가능한 SOA의 최적 사용을 보장하진 못한다. 문제는 제어 방정식의 선형 롤오프(roll-off: 절점)를 선택하는데 있다. 이것은 어떤 정전력 레벨과도 일치하지 않지만 전압에 따라 변하는 전력 레벨과는 일치한다.

전력 제한법

최적의 보호 방식은 트랜지스터가 완전 SOA 영역에서 동작하도록 하는 것이다. 그림 4의 제어 방정식은 이런 문제를 해결한다. 이 제어 방정식은 트랜지스터가 드래인 소스간 전압이 문턱전압 VLIM로 상승할 때까지 정격 드래인 전류에서 동작하도록 해준다. 이 전압 이상에서 드래인 전류는 드래인 소스간 전압에 반비례하기 때문에 트랜지스터 소모 전력은 일정하다

식 [2]는 문턱전압 VLIM을 결정하는데 사용된다. 예를들어 원하는 드래인 전류와 전력 제한치가 각각 10A, 40W라면, VLIM=4V이다. 그림 5는 그림 1의 SOA 플롯상에 중첩된 동작 영역을 보여준다.

그림 5는 폴드백 전류 제한 방식보다 전력 제한 방식의 우월성을 여실히 보여준다. 이 트랜지스터는 이제 전체 SOA 영역 곡선 상에서 동작한다. 단순화한 계산식 [2]를 이용하면 전력 제한치를 설정할 수 있다. 이런 개념은 전력 제한 핫스왑(hot-swap) 컨트롤러인 TPS2490을 적용하는데 기본이 된다.

그림 6은 TPS2490 전력 제한회로 블록도를 보여준다. 앰프 X4는 외부 파워 트랜지스터 M1를 제한한다. M1을 통해 흐르는 드래인 전류 ID는 외부 감지 저항 Rs에 의해 감지된다. 2개의 켈빈(Kelvin) 접속부는 Rs에 걸리는 전압을 감지하고 이 신호는 덧셈기 X3로 모아진다. 덧셈기의 출력은 VID로 드래인 전압 ID에 비례한다

VID는 앰프 X4의 부(-) 입력으로 들어가며 VCTRL은 그림 4의 제어펑션이 양(+)의 입력으로 들어가는 것을 나타낸다. 정상 동작 조건 하에서 외부 부하는 드래인 전류를 제한하고 앰프 X4는 양극 레일로 게이트 전압을 구동시킨다. 그래서 M1은 완벽하게 강화된다. 만약 외부 부하가 과잉 전류를 끌어가면 X4는 VID=VCTRL까지 게이트 전압을 조절한다. 이런 조치는 드래인 전류를 효과적으로 제한하여 그림 4의 제어식을 따르게 만든다.

아날로그 컴퓨터 X1은 원하는 제어식을 구현한다. 이것의 출력은 kA/C 또는 50mV와 같다. VCTRL=0.5V일때 전류 제한치 ILIM은 다음 식과 같다.

TPS2490 디자인 과정에는 감지 저항 Rs를 결정하기 위해 식[3]을 사용하고, 식[5]는 프로그래밍 전압 VPROG값을 결정하는데 사용한다. 보다 자세한 사항은 TPS2490 데이터시트 1을 참조하면 된다.

아날로그 계산

그림 6의 전력 제한 회로는 제어 전압 VCTRL과 전류 감지 전압 VID의 아날로그 계산에 의존한다. 이 계산은 전류 도메인에서 가장 쉽게 수행된다. 그림 7은 이를 위해 내부 회로가 어떻게 재배열되는지를 보여준다

그림 6에서 전류 미러 CM1 및 CM2는 덧셈기 X2의 기능을 수행한다. 두 전류 미러는 베타값(beta helper)을 지닌 NPN 트랜지스터를 이용해 구성되며 IC는 다음과 같다.

앰프 X4의 입력을 재조정하면 그림 6에서 덧셈기 X3를 사용할 필요가 없다. 전압-전류 컨버터인 X5는 VPROG 전압을 전류 IA로 변환시키기 위해 사용된다. 전류 소스 IB 또한 디멘션 일치에 필요하다. 전류는 R5에 레퍼런스 전압 VREF를 가함으로써 발생된다. 회로가 전력 제한 모드에서 동작할 때의 식은 다음과 같다.

그림 6의 아날로그 컴퓨터 상의 상수 k는 저항 값과 VREF의 함수로 재구성된다

아날로그 컴퓨터의 유입/출 전류의 극성은 1/4 곱셈기(그림 8)를 허용한다. 이 곱셈기는 트랜지스터 방정식을 적용, 분석될 수 있다

여기서 VBE는 베이스-에미터 전압, VT는 열전압, IC는 컬렉터 전류, AE는 에미터(emitter) 영역, JS는 포화 전류 밀도이다. 그림 8에 키로히호프(Kiirchhoff)의 전류 법칙을 적용하고, 베이스 전류를 무시하면,

4개의 트랜지스터 모두는 동일한 에미터 영역을 지니고 있다고 가정하면 방정식은 다음과 같다.

이것은 비록 출력 크기를 제한하기 위해 만들어진 규정은 아니지만 아날로그 컴퓨터 X1에 대해 바라던 방정식이다.

트랜스리니어(TRANSLINEAR) 원리

식 [12]는 다음과 같이 언급한 배리 길버트(Barrie Gilbert)의 트랜스리니어 원리를 적용함으로써 얻어진다.
“동수의 시계방향 및 반시계방향 극성이 정렬되도록 짝수의 순방향 바이어스 정션(juction)을 포함한 폐루프에서는 시계 방향에서의 전류 밀도곱은 반시계 방향에서의 전류 밀도의 곱과 같다.

수학적으로 트랜스리니어 원리는 다음 식으로 표현된다.

여기서 CW 및 CCW는 각각 시계방향 및 반시계 방향 정션을, JC는 전류 밀도 IC/AE를 나타낸다. Q1, Q2, Q3, Q4는 순방향 바이어스 베이스-에미터 정션의 루프를 구성한다. Q1과 Q2는 반시계 방향이며, Q3와 Q4는 시계방향이다.

이 루프는 소위 ‘트랜스리니어 루프’로 불린다. 에미터 영역이 동일하다고 가정하고 그림 8의 회로에 트랜스리니어 원리를 적용하면 IA IB = IC IY가 되며, 이로부터 식 [12]는 직관적으로 얻어질 수 있다. 트랜스리니어 루프의 개념은 그림 4의 제어 함수를 구현하는데 사용되는 회로 등 전류 모드 회로의 분석을 대폭 간소화시킨다.

결합 트랜스리니어 루프

아날로그 컴퓨터 X1이 만들어야 하는 실제 함수는 단순한 다항 함수가 아니라 오히려 다음과 같은 조각적(piecewies) 다항 연속 함수이다

여기서 IK는 상수이며 y=min(x1, x2)는 두 인수 중 작은 값을 리턴한다. 결합 다중 트랜스리니어 루프는 이 형태 3의 조각적 다항 연속 함수를 생성시킬 수 있다. 그림 9는 한쌍의 결합 트랜스리니어 루프로 식[14]의 함수를 생성한다.

이 식에서 트랜지스터 Q1, Q2, Q3, Q4는 트랜스 리니어 루프를 형성하여 다음 식을 만족시킨다.

트랜지스터 Q3,Q4,Q5 및 Q6를 구성하는 2번째 트랜스리니어 루프는 다음 방정식을 만족시킨다.

IC 0인 한 IC6 = IY이다. IC6 전류는 VB7에서 IK전류와 반대 방향이다. IY < IK인한 VB7은 양극 레일까지 상승하며 트랜지스터 Q7은 꺼져있다. 이 동작 모드에서 베이스 전류를 무시하면 IC1 = IA이고, 식[15]는 식[12]로 줄어든다. 이 회로는 표준 1/4 곱셈기처럼 동작한다.

IY가 IK와 같을 때까지 증가한다면 VB7에는 전압강하가 발생한다. 이는 트랜지스터 Q7이 전도하도록 하여 IC1에서 전류를 끌어간다. 트랜지스터 Q7은 VB7에서 전압을 조절, 즉 IC6 = IK이 되게 한다. 이 동작 모드 하에서 IY = IK이다. 그림 9의 회로는 식[14] 함수를 만족시킨다.

지울 수 있는 특이점의 건드림(PERTURBATION)

식 [16]은 IC / IC 항을 포함한다. 이 항은 IC=0을 제외하고 어디에서나 단위값(unity)이 된다. 이런 종류의 항을 ‘지울 수 있는 특이점(removable singularity)’라 부른다. 지울 수 있는 특이점은 단지 한 점에서 수학 방정식의 솔루션에 영향을 미치기 때문에 대부분 무시된다

그러나 식 [17]에서 지울수 있는 특이점의 영향은 그림 9의 회로에서 실제로 나타난다. IC가 0에 접근할 때 Q5 및 Q3의 베이스-에미터 정션은 예측 가능한 순방향 전압 강하를 수행하기에 충분한 전류를 전도하지 못한다. 트랜스리니어 루프 Q4-Q3-Q5-Q6는 적절히 기능하지 못하며 IC6는 더 이상 IY가 아니다. 이는 IC가 VDS에 비례하고 VDS가 0에 접근하는 상황이 실제로 발생할 수 있어 전력 제한 애플리케이션에서 문제의 소지가 있다. 그러므로 이 회로는 지울 수 있는 특이점을 막을 수 있도록 보정되어야만 한다.

지울 수 있는 특이점을 없애는 가장 단순한 방법은 작은 양의 건드림 펙터 를 다음과 같이 추가하는 것이다.

이 방법은 지울 수 있는 특이점을 좌반면 왼쪽(IC < 0)으로 약간 이동하게 해준다. 이 상태는 애플리케이션에 대해 물리적 의미가 전혀 없기 때문에 특이점은 더 이상 회로에 영향을 미치지 못한다. 불행히도 이 솔루션은 트랜스리니어 루프 Q1-Q2-Q3-Q4가 이 함수를 구현하기 때문에 전력 제한 위상 동안에 동작이 방해받는다.

건드림 펙터 는 지울 수 있는 특이점을 포함한 조각적 다항 연속 함수 영역에서는 0이 아니어야 한다. 그림 10의 회로는 최소의 부품 추가로 이런 목표를 달성하고 있다.

트랜지스터 M1, M2, M3는 전류 미러를 구성한다. 트랜지스터 Q7이 전도하기 시작할 때 그라운드로 분기되는 전류는 전류 미러로 들어가는 대신 건드림 전류 를 발생시킨다. Q7은 지울 수 있는 특이점이 발생하는 동작영역에서만 전도하기 때문에 전류 미러 M1-M2-M3는 출력 전류 IY값에 영향을 미치지 않는다.

베타 보정

트랜스 리니어 회로는 0이 아닌 베이스 전류 때문에 정밀도가 제한된다. 그림 10의 회로는 3가지 독립 전류 IA, IB, IC를 이용하며 이들 전류는 베이스 전류 오차에 영향을 받는다. 그림 11의 전체 회로에는 이런 베이스 전류 오차를 줄여주는 베타 보정 회로가 포함된다.

트랜지스터 Q2, Q3,Q5, Q9 모두의 베이스 전류는 전류원 IA 로부터 차감된다. 에미터 폴로어 Q8를 삽입하면 이런 오차를 줄여준다. Q1의 베이스 전류는 전류 소스 IB로부터 차감된다. 그렇지만 IA는 상대적으로 제한된 범위에서 변하며 IB는 고정되어 있다. IB를 IA의 최대 값보다 다소 크게 함으로써 이에 대한 영향을 최소화할 수 있다

Q4 및 Q6의 베이스 전류는 IC에 역비례해 증가하기 때문에 보다 심각한 문제가 된다. 이를 위해 능동 베타 보정 회로 5가 사용된다. 트랜지스터 Q9 및 Q10은 중복 IY 전류를 생성시킨다. 트랜지스터 Q11은 이 전류를 받아 다음과 같이 베이스 전류 IB11를 생성한다.

트랜지스터 M5-M6-M7-M8는 이 보정 전류를 트랜지스터 Q4, Q6 및 Q10에 분배한다. 이 회로는 거의 완벽하게 전류원 IC 관련 베타오차를 보정하며 예상 동작 범위의 12% 이내로 계산 오차를 줄여준다. 이 회로는 그림 4의 제어 함수를 계산하는데 있어 단순하면서 효과적이다. 또한 TPS2490는 예비 출력 클램핑 회로, 조기(early) 효과를 줄이는 캐스코드(cascode)형 트랜지스터 및 그림 11의 기본 회로를 탑재하고 있다. 이런 부가 기능을 통해 전력 제한에서 25% 및 전류 제한에서 10%의 6∑ 총 정밀도를 제공한다.

결과

그림 12는 TPS2490을 적용한 +48V 핫스왑 애플리케이션 회로도를 보여준다. 식 [3]을 적용한 전류 한계치 ILIM은 다음과 같다

TPS2490은 VREF 종단에 4.0V 내부 레퍼런스를 제공한다. 저항 R1 및 R2는 이 전압을 양분하여 VPROG를 생성시킨다. 그림 12의 저항은 VPROG=0.50V를 제공한다. 식[5]를 이용하면 전력 한계치 PLIM은 다음과 같다.

커패시터 CT는 전류 제한 또는 전력 제한의 최대 허용 시간(duration)을 설정한다. 만약 이 시간을 초과하면 TPS2490은 파워 트랜지스터를 디스에이블 시키고 PG핀을 LOW⁶로 하여 오류 상태임을 알린다. 저항 R3은 고주파수 게이트 회로 발진을 억제시킨다. 부하 커패시터 CO는 스위칭 컨버터의 전단부에 종종 사용하는 큰 벌크 스토리지 커패시터를 흉내내며 다운스트림 부하와 유사하다.

그림 13의 왼편 그래프는 핫플러그 동작시 TPS2490 애플리케이션 회로의 동작을 보여준다. 부하 커패시터 CO는 완전 방전되기 시작한다.

패스 트랜지스터 M1은 인에이블 신호가 들어오자마자 전도를 시작한다. 드래인 전류는 전력 제한 회로에 의해 설정된 레벨까지 빠르게 상승한다. 패스 트랜지스터 M1은 ID를 부하 커패시터 CO에 공급해 출력 전압 VO가 상승하게 한다. VO가 상승함에 따라 파워 스위치에 걸리는 VI - VO 전압은 강하한다. 이는 결국 ID가 MOSFET을 통해 증가할 수 있게 해준다. 그림 13의 드래인 전류 곡선은 빠르게 상승(ramp-up)한다. 그림 12의 회로는 상대적으로 큰 전류 제한치를 만족시킨다. 커패시터는 완전 충전되고, DC 부하는 없어 ID는 거의 0까지 줄어든다.

그림 13의 오른편 플롯은 드래인 전류가 I-V 평면을 따라 흐르는 자취(원을 포함한 선)를 보여준다. 이 플롯은 또한 IRF540의 SOA 경계를 포함한다. 10mS 동작에 대한 경계와 파워 트랜지스터의 실제 자취를 비교하면 트랜지스터가 이용 가능한 SOA 영역내에 있는지를 알 수 있다. 또한 실제 자취는 SOA 대부분을 포함해 MOSFET의 최대 성능을 끌어내고 있음을 보여준다