Strained Silicon으로 시너지 효과 획득
출처: SolidState Technology
May, 2005
strained silicon은 ITRS(반도체 국제기술로드맵: International Technology Roadmap for Semiconductors)에서 현재의 scaling 연장에 대한 핵심 기술을 촉진시키는 재료 중 하나로 판명되었다. 이 개선된 carrier mobility는 strain engineering 노력으로 만들게 되었으며 이것은 소자의 성능 개선을 월등하게 만들었다. 최근 high-k gate dielectrics의 대안들은 channel에 상당한 퇴화를 초래하였다. 그리고 high-mobility channel들도 그 손실을 메울 필요성이 생겼다. strained Si, high-k 없이 재래식 종래의 gate oxide 트랜지스터를 가지고는 성능 향상을 기대할 수 없다.
deeply scaled MOSFET의 Si channel에 strain을 도입시키기 위한 서너가지의 다른 접근방법이 있다. 이중에 process-induced (uniaxial) strain과 bulk wafer (biaxial) strain이 가장 유망한 후보이며 그들은 전 세계 디바이스 생산업체들의 연구개발 활동에서 크게 다뤄지고 있다. 300㎜ strained Silicon-on-Insulator(sSOI) wafer sample의 성공적인 생산이 발표되었으며 sSOI substrate는 곧 CMOS device에 상업적으로 이용될 것이다.
상이한 strained Si 재료의 다양성 때문에 많은 종합반도체업체(IDM)와 파운드리가 성능, 생산성과 비용 측면에서 어느 것이 최선의 해결책을 제공할지를 결정하기 위해 모든 option을 평가하고 있음은 놀라운 일이 아니다.
1. 어떤 strained silicon option이 최선인가?
오늘과 내일의 기술요구에 어떤 strained Si option이 최선책을 제공하는가? 수용할 수 없는 수준의 process 복잡성과 비용을 들이지 않고 process-induced strain이 scaled될 수 있는가? global strain의 입지가 미래에는 더 강해질 것인가?
2004년판 ITRS는 65㎚ technology node에는 higher transconductance/mobility 개선이 요구될 것이라고 언급하였다. 이러한 개선을 위해 필요한 strain의 수준은 global strain method를 사용해서만 오직 달성 가능할 것이다(epitaxial process를 사용하여 lattice constant가 engineered 됨). global strain은 sSOI substrate의 제조에 필수적일 것이다. process-induced strain, global strain 그리고 SOI가 경쟁 기술로 간주되지 않음은 매우 중요하다. 새로운 sSOI 재료는 시너지 효과를 내며 상호 보완적으로 사용되는 process-induced와 global strain이 유사한 시너지를 (즉, global strain이 제공하는 nMOS 개선, process-induced strain이 제공하는 pMOS의 개선) 제공할 가능성이 매우 높다.
2. Global Strain
relaxed SiGe buffer 위에서 성장한 epitaxial strained Si layer는 최고 수준의 strain과 1%(전형적임)의 Si lattice deformation을 가진 strain uniformity를 제공하며 1.5GPa의 strain value를 가져온다.
bulk strained Si wafer 위에 Sub-100㎚ MOSFET를 세우는 process integration의 도전은 사소하지는 않지만 많은 디바이스 제조업체들이 해결책에 가까이 접근하고 있으며 어떤 substrate parameter 가성능과 수율에 가장 적합한가를 찾기 위해 strained Si 공급자들과 작업하고 있다. 가장 최근에 발견한 것 중 pMOS carrier mobility 향상은 short length-scale microroughness의 강한 기능이다. strained Si 표면 microroughness의 감축은 epitaxy process의 최적화를 통해 달성되는데 short-channel pMOSFET에 있어 28%까지 transconductance 개선을 가져온다.
좋은 소식은 이러한 개선이 strained Si layer를 성장하기 이전에 relaxed buffer layer cross-hatch를 제거하기 위해 전형적으로 사용되는 intermediate CMP step 없이도 가능하다고 하는 것이다. 이것은 완전히 strained Si wafer가 CVD reactor를 한 번 통해서 (single pass) epitaxially grown 될 수 있음을 의미한다.
process step을 줄이는 것은 상당한 결함 감소, 바람직하지 않은 interface를 피하고 일정의 crystallinity(epitaxial growth의 높은 quality로 인해 bulk Si substrate를 능가할 수 있음)를 의미한다.
비용과 cycle time의 상당한 감축은 single-stage process로 strained Si wafer를 생산함으로써 이루어진다. 여기에서 고품질의 bulk strained wafer 비용을 SOI와 일치시킨다.
그림 2에 보이는 Raman data는 99%의 strain relaxation이 wafer 표면 전반에 고르게 유지되고 있음을 보여준다. 1.15±0.01GPa의 strain level은 17%의 geranium content를 가진 relaxed SiGe buffer 위에 성장된 strained Si layer를 위해 보인다.
다른 중요한 점은 global strain process가 sSOI substrate를 생산하기 위한 유일한 방법이라는 것이다. 그러한 재료들은 enhanced mobility의 이점을 SOI의 low-power benefit과 결합하며 65㎚ node 이상의 CMOS를 생산하는데 필요하다. 그러한 substrate의 제조는 epitaxially grown, 고품질 strained Si layer를 thermally oxidized second wafer로 layer transfer를 요구한다.
3. Process-induced Strain
process-induced strain을 사용하는 이점은 90㎚ 기술 노드에서 이미 성공적으로 보였다. 이 접근 방법은 pMOS와 nMOS transistor의 device 성능이 독립적으로 조율되도록 하고 threading dislocation이 channel region으로 유입을 방지한다.
Ultrathin-body(UTB) SOI와 sSOI 위에서 process-induced strain의 option은 제한되어 있다. 왜냐하면 pMOS channel에 compressive strain을 주는 현재의 기술은 deeply recessed, 선택적인 SiGe 구조를 사용하기 때문이다. 이런 접근 방법은 bulk substrate에는 잘 작동되지만 요구되는 recess의 깊이가 UTB SOI substrate에 사용될 수 있는 Si의 매우 얇은 layer에서는 지탱될 수 없을 것이다.
process-induced strain에서 채용되는 개별적인 제조단계의 엄격한 통제는 일관성 있는 strain level 유지에 필수적이다. pMOS spacer recess depth, recess isotropy와 선별적인 SiGe process를 포함하는 parameter의 통제는 현재 디바이스가 추가로 요구하는 사항이다. 성능 향상의 지렛대로서 추가적인 process-induced strain 단계가 필요할 것이다. 이런 각 공정은 최종 strain level에 추가적인 variation을 가져다주는 source가 되며 product 비용과 cycle time이 추가될 것이다.
4. Future Convergence
현재의 ITRS는 technology node가 2007년에 90㎚에서 65㎚로 전환되면 mobility/transconductance 개선 요인이 1.4×에서 2×로 증가할 것으로 보인다. 이러한 개선 요인은 요구되는 saturated drive-current value를 달성하기 위해 필요하며 현재의 1.3× value에서 대단히 뛰어오른 것이다. 아무도 어떻게 우리가 이런 수준의 개선에 도달할 수 있는지 제안하지 않았으나, 하나 혹은 그 이상의 형태로 strain은 필수적일 것이다.
높은 Ge를 함유하는 buffer layer(Ge>30%)에서 성장된 epitaxial strained Si layer는 hole과 electron에 요구되는 수준의 enhancement를 제공할 것이다.
주의할 사항은 그것은 또한 Si-layer critical thickness의 감소, dislocation defect density의 증가, 그리고 strained Si로 Ge diffusion의 증가를 의미할 것이다.
High level의 strain을 가진 sSOI를 생산하기 위한 film의 layer transfer는 SiGe-free 상태가 될 것이며 Ge diffusion을 포함하는 주요 integration 문제를 피할 수 있을 것이다. 다른 이점은 vertical dislocation defect가 oxide에서 terminate되어 substrate에 potential leakage path를 감소할 것이다.
SiGe의 완전한 제거는 또한 비소 diffusivity issue와 plasma etching 문제를 해결하며 drain electrode에서 bandgap 감소로 인한 추가적인 leakage 문제를 극복한다.
process integration 과제는 고품질의 strained Si layer를 생산하고 sSOI를 생산하기 위해 이를 성공적으로 transfer하는 substrate 생산의 과제로 대치된다.
global strain, SOI 그리고 process-induced strain의 각 이점의 결합은 2004 ITRS가 요구하는 수준의 디바이스 성능 개선에 필요할 것이다. 개별적으로는 그렇지 못할 것이다.
글 출처 : http://cafe140.daum.net/_c21_/bbs_read?grpid=epHH&emoticon=&mgrpid=&fldid=5bYp&dataid=&page=1&prev_page=0&firstbbsdepth=&lastbbsdepth=zzzzzzzzzzzzzzzzzzzzzzzzzzzzzz&content=N&contentval=0002Izzzzzzzzzzzzzzzzzzzzzzzzz&espam143=&viewcount143=?dt143=&mode=&num=&pardataname=&parbbsdepth=&e_paruserid=&pardatatype=&parregdt=&move=&userlist=&issueregyn=&changerolecode=&comment_view=%B5%EE%B7%CF%B5%C8+%B4%F1%B1%DB%C0%CC+%BE%F8%BD%C0%B4%CF%B4%D9.+%B4%F1%B1%DB%C0%BB+%B5%EE%B7%CF%C7%D8+%C1%D6%BC%BC%BF%E4.+&emoticon=&nickname=&grpcode=&act=&seq=&return_url=&parseq=&comment=
출처: SolidState Technology
May, 2005
strained silicon은 ITRS(반도체 국제기술로드맵: International Technology Roadmap for Semiconductors)에서 현재의 scaling 연장에 대한 핵심 기술을 촉진시키는 재료 중 하나로 판명되었다. 이 개선된 carrier mobility는 strain engineering 노력으로 만들게 되었으며 이것은 소자의 성능 개선을 월등하게 만들었다. 최근 high-k gate dielectrics의 대안들은 channel에 상당한 퇴화를 초래하였다. 그리고 high-mobility channel들도 그 손실을 메울 필요성이 생겼다. strained Si, high-k 없이 재래식 종래의 gate oxide 트랜지스터를 가지고는 성능 향상을 기대할 수 없다.
deeply scaled MOSFET의 Si channel에 strain을 도입시키기 위한 서너가지의 다른 접근방법이 있다. 이중에 process-induced (uniaxial) strain과 bulk wafer (biaxial) strain이 가장 유망한 후보이며 그들은 전 세계 디바이스 생산업체들의 연구개발 활동에서 크게 다뤄지고 있다. 300㎜ strained Silicon-on-Insulator(sSOI) wafer sample의 성공적인 생산이 발표되었으며 sSOI substrate는 곧 CMOS device에 상업적으로 이용될 것이다.
상이한 strained Si 재료의 다양성 때문에 많은 종합반도체업체(IDM)와 파운드리가 성능, 생산성과 비용 측면에서 어느 것이 최선의 해결책을 제공할지를 결정하기 위해 모든 option을 평가하고 있음은 놀라운 일이 아니다.
1. 어떤 strained silicon option이 최선인가?
오늘과 내일의 기술요구에 어떤 strained Si option이 최선책을 제공하는가? 수용할 수 없는 수준의 process 복잡성과 비용을 들이지 않고 process-induced strain이 scaled될 수 있는가? global strain의 입지가 미래에는 더 강해질 것인가?
2004년판 ITRS는 65㎚ technology node에는 higher transconductance/mobility 개선이 요구될 것이라고 언급하였다. 이러한 개선을 위해 필요한 strain의 수준은 global strain method를 사용해서만 오직 달성 가능할 것이다(epitaxial process를 사용하여 lattice constant가 engineered 됨). global strain은 sSOI substrate의 제조에 필수적일 것이다. process-induced strain, global strain 그리고 SOI가 경쟁 기술로 간주되지 않음은 매우 중요하다. 새로운 sSOI 재료는 시너지 효과를 내며 상호 보완적으로 사용되는 process-induced와 global strain이 유사한 시너지를 (즉, global strain이 제공하는 nMOS 개선, process-induced strain이 제공하는 pMOS의 개선) 제공할 가능성이 매우 높다.
2. Global Strain
relaxed SiGe buffer 위에서 성장한 epitaxial strained Si layer는 최고 수준의 strain과 1%(전형적임)의 Si lattice deformation을 가진 strain uniformity를 제공하며 1.5GPa의 strain value를 가져온다.
bulk strained Si wafer 위에 Sub-100㎚ MOSFET를 세우는 process integration의 도전은 사소하지는 않지만 많은 디바이스 제조업체들이 해결책에 가까이 접근하고 있으며 어떤 substrate parameter 가성능과 수율에 가장 적합한가를 찾기 위해 strained Si 공급자들과 작업하고 있다. 가장 최근에 발견한 것 중 pMOS carrier mobility 향상은 short length-scale microroughness의 강한 기능이다. strained Si 표면 microroughness의 감축은 epitaxy process의 최적화를 통해 달성되는데 short-channel pMOSFET에 있어 28%까지 transconductance 개선을 가져온다.
좋은 소식은 이러한 개선이 strained Si layer를 성장하기 이전에 relaxed buffer layer cross-hatch를 제거하기 위해 전형적으로 사용되는 intermediate CMP step 없이도 가능하다고 하는 것이다. 이것은 완전히 strained Si wafer가 CVD reactor를 한 번 통해서 (single pass) epitaxially grown 될 수 있음을 의미한다.
process step을 줄이는 것은 상당한 결함 감소, 바람직하지 않은 interface를 피하고 일정의 crystallinity(epitaxial growth의 높은 quality로 인해 bulk Si substrate를 능가할 수 있음)를 의미한다.
비용과 cycle time의 상당한 감축은 single-stage process로 strained Si wafer를 생산함으로써 이루어진다. 여기에서 고품질의 bulk strained wafer 비용을 SOI와 일치시킨다.
그림 2에 보이는 Raman data는 99%의 strain relaxation이 wafer 표면 전반에 고르게 유지되고 있음을 보여준다. 1.15±0.01GPa의 strain level은 17%의 geranium content를 가진 relaxed SiGe buffer 위에 성장된 strained Si layer를 위해 보인다.
다른 중요한 점은 global strain process가 sSOI substrate를 생산하기 위한 유일한 방법이라는 것이다. 그러한 재료들은 enhanced mobility의 이점을 SOI의 low-power benefit과 결합하며 65㎚ node 이상의 CMOS를 생산하는데 필요하다. 그러한 substrate의 제조는 epitaxially grown, 고품질 strained Si layer를 thermally oxidized second wafer로 layer transfer를 요구한다.
3. Process-induced Strain
process-induced strain을 사용하는 이점은 90㎚ 기술 노드에서 이미 성공적으로 보였다. 이 접근 방법은 pMOS와 nMOS transistor의 device 성능이 독립적으로 조율되도록 하고 threading dislocation이 channel region으로 유입을 방지한다.
Ultrathin-body(UTB) SOI와 sSOI 위에서 process-induced strain의 option은 제한되어 있다. 왜냐하면 pMOS channel에 compressive strain을 주는 현재의 기술은 deeply recessed, 선택적인 SiGe 구조를 사용하기 때문이다. 이런 접근 방법은 bulk substrate에는 잘 작동되지만 요구되는 recess의 깊이가 UTB SOI substrate에 사용될 수 있는 Si의 매우 얇은 layer에서는 지탱될 수 없을 것이다.
process-induced strain에서 채용되는 개별적인 제조단계의 엄격한 통제는 일관성 있는 strain level 유지에 필수적이다. pMOS spacer recess depth, recess isotropy와 선별적인 SiGe process를 포함하는 parameter의 통제는 현재 디바이스가 추가로 요구하는 사항이다. 성능 향상의 지렛대로서 추가적인 process-induced strain 단계가 필요할 것이다. 이런 각 공정은 최종 strain level에 추가적인 variation을 가져다주는 source가 되며 product 비용과 cycle time이 추가될 것이다.
4. Future Convergence
현재의 ITRS는 technology node가 2007년에 90㎚에서 65㎚로 전환되면 mobility/transconductance 개선 요인이 1.4×에서 2×로 증가할 것으로 보인다. 이러한 개선 요인은 요구되는 saturated drive-current value를 달성하기 위해 필요하며 현재의 1.3× value에서 대단히 뛰어오른 것이다. 아무도 어떻게 우리가 이런 수준의 개선에 도달할 수 있는지 제안하지 않았으나, 하나 혹은 그 이상의 형태로 strain은 필수적일 것이다.
높은 Ge를 함유하는 buffer layer(Ge>30%)에서 성장된 epitaxial strained Si layer는 hole과 electron에 요구되는 수준의 enhancement를 제공할 것이다.
주의할 사항은 그것은 또한 Si-layer critical thickness의 감소, dislocation defect density의 증가, 그리고 strained Si로 Ge diffusion의 증가를 의미할 것이다.
High level의 strain을 가진 sSOI를 생산하기 위한 film의 layer transfer는 SiGe-free 상태가 될 것이며 Ge diffusion을 포함하는 주요 integration 문제를 피할 수 있을 것이다. 다른 이점은 vertical dislocation defect가 oxide에서 terminate되어 substrate에 potential leakage path를 감소할 것이다.
SiGe의 완전한 제거는 또한 비소 diffusivity issue와 plasma etching 문제를 해결하며 drain electrode에서 bandgap 감소로 인한 추가적인 leakage 문제를 극복한다.
process integration 과제는 고품질의 strained Si layer를 생산하고 sSOI를 생산하기 위해 이를 성공적으로 transfer하는 substrate 생산의 과제로 대치된다.
global strain, SOI 그리고 process-induced strain의 각 이점의 결합은 2004 ITRS가 요구하는 수준의 디바이스 성능 개선에 필요할 것이다. 개별적으로는 그렇지 못할 것이다.
글 출처 : http://cafe140.daum.net/_c21_/bbs_read?grpid=epHH&emoticon=&mgrpid=&fldid=5bYp&dataid=&page=1&prev_page=0&firstbbsdepth=&lastbbsdepth=zzzzzzzzzzzzzzzzzzzzzzzzzzzzzz&content=N&contentval=0002Izzzzzzzzzzzzzzzzzzzzzzzzz&espam143=&viewcount143=?dt143=&mode=&num=&pardataname=&parbbsdepth=&e_paruserid=&pardatatype=&parregdt=&move=&userlist=&issueregyn=&changerolecode=&comment_view=%B5%EE%B7%CF%B5%C8+%B4%F1%B1%DB%C0%CC+%BE%F8%BD%C0%B4%CF%B4%D9.+%B4%F1%B1%DB%C0%BB+%B5%EE%B7%CF%C7%D8+%C1%D6%BC%BC%BF%E4.+&emoticon=&nickname=&grpcode=&act=&seq=&return_url=&parseq=&comment=
다음검색