출처: SolidState Technology
Feb., 2005
Feb., 2005
(개요) 100㎚ 이하의 메모리 애플리케이션에 사용되는 초박(ultra-thin)의 고유전체 D램 커패시터와 65㎚ 노드 이하 트랜지스터에 사용되는 초박의 고유전 게이트 물질에 대한 필요성은 ALD 생산성 개선을 위한 과제를 제기하고 있다.
ALD(Atomic Layer Deposition, 원자층증착)는 어느 것과도 같지 않은 막 증착 능력을 제공한다. 원자층의 조각들이 제한적인 화학적 반응을 이용하여 증착되며 적절히 준비된 표면에 원자적으로 지속되는 레이어링(layering)과 100㎚ 이하, 두께 4㎚ 설계 룰의 D램 커패시터와 같은 고 위상 기하학(high-topology) 소자에 균일한 코팅을 제공한다. 이 기술은 막 두께가 10㎚인 80Gbit/sq의 용량 밀도에 고 수율을 제공하기 위해 또한 박막헤드센서 소자의 유전체를 나누는 데에 적용되어 왔다.
ALD 공정은 0.1~1torr 범위의 압력 하에서 저압의 리액터(reactor)에서 이뤄진다. 첫 번째 화학적 전조는 첫 반-반응(half reaction)에서 감응된다(metal specie를 기판 표면으로 보냄). 최초 화학적 전조를 선택하여 그 금속이 적절한 underlying specie(즉, 산소)와 반응하고 첫 전조의 남아 있는 리간드(ligand)는 self-termination bonding을 형성하여 증착을 제공한다. 잔여 미 사용된 금속 반응물과 반응 부산물들은 evacuation 펌프나 flowing neutral gas 내에서 흡수되어 제거된다.
다음 두 번째 화학적인 전조는 활성산소나 질소같은 비금속을 표면에 떠오르게 하는데, 그 속에는 첫 번째 반-반응의 passivating ligand가 두 번째 전조에서 나온 ligand와 반응하여 부산물을 만들어낸다. 반면에 비금속은 metal specie와 반응하여 산화금속이나 금속 질화물을 형성한다. 일반적으로 두 번째 반응물은 다른 self-limiting과 두 번째 반-반응을 포화시키는 자체 리간드로부터 self-termination bond를 형성한다. 두 번째 purge period가 사용된다. 4단계의 사이클은 expose 1, purge 1, expose 2, purge 2로 이 사이클이 반복되면서 원하는 막을 만든다.
ALD 공정은 열로 활성화되고 온도에 좌우된다. 저온에서 화학적 흡수가 일어나고 온도계수는 positive하며(온도와 함께 두께가 증가), 고온에서는 탈착(desorption)의 지역이 커지고 온도 계수가 negative하다(그림 1 참조).
그림 1의 Al2O3막이 TMA와 물 혹은 TMA와 오존 반응을 이용하여 증착되었다. 전형적인 ALD 공정에서 사이클당 평균 두께는 chemistry에 따라 0.1에서 다수의 옹스트롬(Å) 사이에 있다. 차이는 self-passivating ligand의 성격과 형태의 차이에 기인한다.
1. ALD Rate의 개선
공정과 시스템 운용이 향상되면 ALD rate가 개선될 수 있다. 종래에는 overdosed precursor condition을 사용하여 ALD 반응의 완전한 포화(saturation)를 이루었다. 그러나 성능을 개선하기 위해 ALD의 새로운 고생산성 모드 즉, LORA(Lean Optimized Reaction by ALD)를 이용한 빠른 ALD(RAD)와 Time-Phased Multilevel Flow(TMF)를 이용한 ALD vacuum-engineered operation system이 발표되었다.
LORA 모드에서는 증착률이 주어진 ALD chemistry를 위해 달성할 수 있는 최대량보다 적었으나 감소된 사이클 시간은 lean reaction condition을 보상하여 순수한 결과는 막 증가율(FGR: 단위 시간당 두께)이 증가되고 최대화될 수 있다. 이 증착율의 증가는 fast-switching ALD valve, 효율적인 전구체(precursor) 분배, 진공시스템 conductance의 개선, multilevel flow capability를 포함한 ALD 시스템 운용의 동시적인 개선이 있어야만 오직 달성할 수 있다. 최적화는 증가되는 langmuirian ALD rate와 감소하는 reciprocal cycle time의 제품 성능의 최대화의 결과로 발생한다.
FGR은
~(1-exp(-texp/t))/(texp+t0+tpurges)
위의 언급은 반-반응의 하나가 optimization time과 비교시 적은 시간 동안에 포화된다고 가정한다(TMA/H2O chemistry를 이용한 TMA의 경우임). FGR의 최대화를 위한 사례 연구가 TMA/H2O chemistry를 위해 개발되었다.
maximum이나 optimum은 lean chemical dose와 함께 발생하며 증가하는 ALD langmuirian 기능과 감소하는 reciprocal cycle time과 관계된다. 막 증착률은 반응물의 H2O 노출시간의 function으로 기존 ALD보다 10배 높은 magnitude를 가진 maximum을 보여준다. 사이클 시간은 maximum FGR에 가까운 약 0.5초이다.
LORA는 40:1의 증착 종횡비(aspect ration)의 100%의 적응도를 보인다. 구성은 Rutherfold backscattering spectrometry에 의해 결정되는 Stoichiometric Al2O3이다. 전기적 성격은 높은 dielectric breakdown field와 저 누전을 보여준다. 막의 균일성은 100~2000Å 증착을 위해 1% 수준에서 달성된다.
2. Surface Activation
ALD Film의 질을 좌우하는 한 가지 중요한 요인은 ALD cycling 시초부터 지속적인 layer growth를 시작할 수 있도록 surface preparation이다. 최초의 ALD cycle부터 지속적인 interface growth를 얻기 위해서는 높은 hydroloxilation concentration(즉, SiOH)이 바람직하다. 지속적으로 layer를 성장시키기 위해 preferred initiation state를 위한 다양한 표면 처리(surface treatment)를 결정하기 위한 실험적인 진전이 있었다.
3. ALD 시스템 기술
오늘날 single wafer와 batch 혹은 multi-wafer 증착 시스템이 사용 가능하다. 핵심 ALD tool subsystem은 chemical precursor source, conduit와 fast switching valve, heated susceptor를 갖춘 reactor vacuum chamber, conduit, downstream valve와 pump를 포함한다.
전구체 개발은 ALD의 성공에 매우 중요하다. 많은 전구체와 chemistry가 시현되었지만 실제로 상용화에 적절한 것은 거의 없었다. Torr region에 증기압이 있는 TMA와 같은 액체 전구체와 높은 열 안정성이 필요하다. 새로운 chemical precursor의 합성은 진행 중인 활동이고 alkyl amide의 개발과 사용은 중요한 진전이다. conduit와 fast switching valve로 구성되는 delivery manifold의 다양한 설계가 사용될 수 있다. 중요한 요인은 속도, 반복성과 전구체에서 pulse에 사용되는 fast switching valve의 신뢰성이다. 10msec의 actuation speed와 5000만 cycle 신뢰성의 반복성이 오늘날 상업적으로 이용 가능한 valve 부품의 특징이다.
기판과 관련된 precursor flow는 horizontal 혹은 vertical flow configuration을 사용해 왔다. vertical flow arrangement는 mass transport engineering의 용이함을 위해 선호되었다. 이것은 purge period의 효과성과 parasitic CVD의 관리를 개선한다. 고 용량의 pump가 빠른 purging을 하는데 중요하다. vacuum-engineered operating system인 TMF는 ALD 작업을 위해 다양한 residence time approach를 제공한다. 이것은 purge time을 줄이기 위해 세척 기간 동안 상대적으로 high flow와 low residence time을 사용하며 노출되는 동안에는 상대적으로 낮은 flow와 high residence time을 사용한다. 후자는 전구체 사용의 효율성을 증가시킨다.
적절히 설계된 ALD 시스템은 한 유형의 film과 그리고 다른 유형의 film(Al2O3-HfO2) laminate 혹은 두 개나 이상의 혼합 (Al2O3)×(HfO2)을 deposit하도록 프로그램화 할 수 있다. 이것은 nanolaminate에서 구별되는 layer의 하나로 만들어 질 수 있다.
4. Higher-k oxide와 반도체 애플리케이션
ALD를 위한 on-chip 애플리케이션은 100㎚ 이하의 D램과 eD램, thicker film의 RF-decoupling capacitor와 metal electrode를 포함하여 이들은 궁극적으로 고성능 MIM 구조를 가져온다. D램 커패시터 적용은 capacitance density를 증가시키기 위한 필요성에 의해 주도되고 있다.
2003년도 국제 반도체 기술 로드맵은 D램 커패시터 딥 트렌치(deep trench)가 오늘날 사용되는 것보다 훨씬 큰 막 표면을 요구할 것으로 예상하였다.
오늘날 생산되고 있는 90㎚ D램조차도 planar surface의 6배가 되는 active area를 갖는다. trench architecture는 45㎚ 배선폭에서 100:1에 접근하는 종횡비에 있어 step coverage를 요구한다. 이 시점에서 active area는 23 planar silicon area가 될 것이다. 그러한 고밀도 구조에다 conformal film을 제공하려는 도전은 chemical precursor, delivery system, optimized process와 ALD 운용 시스템에 상당한 개선과 개발이 있어야 가능할 것이다. 더구나 multiwafer system은 ALD tool set에 생산성 향상을 가져올 것으로 기대된다. 모든 것은 대등한 oxide thickness(EOT)와 leakage 같은 특성들을 충족해야 한다는 것을 가정하고 있다.
RF와 decoupling capacitor는 thicker film을 요구하며 따라서 더 높은 증착률을 요구한다. Planar 혹은 낮은 종횡비 구조 위에 최초 시행된 이러한 커패시터는 궁극적으로 더 높은 종횡비의 커패시터 위에 conformal coating을 요구할 것이다. 이런 커패시터들은 D램 커패시터와 다른 전기적인 요구사항을 갖는다. 그들은 capacitance의 저 전압 계수의 요구사항에 직면하게 될 것이다.
5. 개선된 유전체와 금속 게이트
SiO2와 SiON gate가 1~2㎚의 두께에서 tunnel limit에 도달하였으므로 low gate leakage를 가진 higher-k 물질을 개발하려는 상당한 움직임이 있어 왔다. Polysilicon gate를 가진 ZrO2에 상당한 노력을 기울인 이후 개발은 심지어 lowest EOT를 얻기 위해 금속 게이트도 사용하면서까지 HfO2-poly, 그리고 HfAlO(N)과 HfSiO(N)쪽으로 선회하여 왔다. 이러한 적용들이 전개되면서 다양한 비교가 협의될 것이다.
CMOS 애플리케이션을 위해 상이한 금속 게이트를 찾고 있다. 저전력 애플리케이션 시도에 이어 고성능 애플리케이션이 뒤따를 것이다. 후자는 high mobility(고속)와 low leakage capability를 포함한다. 오늘날 진전된 transistor film은 CVD나 ALD로 만들 것이다. 궁극적으로 ALD는 보다 양호한 layer 층별 compositional control 능력을 제공할 것이다. 게이트 아키텍처가 planar이므로 high-topology capacitor 적용을 위해 ALD를 반드시 사용할 이유는 없다. 미래에 트랜지스터 설계에 vertical architecture를 사용할 때 ALD가 요구될 것이다.
6. 금속 질화물과 금속
인터커넥트에 구리(Cu)와 저유전체의 도입 이후 ultrathin barrier의 scaling이 더 개발되어 왔다. 오늘날 진전된 logic을 위해 7~8 interconnect layer에서 5~10㎚ 정도의 barrier가 3:1 종횡비 구조에서 사용되고 있다. barrier는 일반적으로 유전체에 대한 구리의 부착력 향상, 인터커넥트에서 유전체로 metallic diffusion 방지와 저유전체 기본 요소들이 인터커넥트로 diffuse 방지를 요구한다.
ALD 혹은 ALD와 유사한 공정과 film들이 barrier와 Cu seed를 위해 개발되고 있다. 여기에 electroplated Cu가 증착될 수 있다. barrier는 일반적으로 잘 구성되어 있다(Cu를 위한 TaN). CVD tungsten plug film이 증착되기 전에 ALD tungsten nucleation-surface activation layer가 사용된다.
TiN은 D램 stack capacitor electrode와 deep-trench upper electrode에 사용된다. TiN과 그 합금은 양호한 열 안정성을 갖고 있으며 deep-trench process integration을 가능케 하면서 1050도까지 낮은 저항을 유지한다. capacitor metal electrode를 위한 high-aspect topology에 ALD가 계속 요구되기를 기대하고 있다. 다양한 유형의 금속 질화물이 high-k dielectric gate stack과 함께 사용되기 위해 연구되고 있다. 예를 들어 Mo와 MoN은 각기 nMOS와 pMOS를 위한 적절한 band offset을 갖고 있는 것으로 보고되고 있다.
7. 결론
높은 생산성의 ALD rates는 최적화된 반응을 이용, 성취되어왔다. 사이클 시간은 막 증착률을 최대화하는 전통적인 ALD 사이클 시간과 비교해서 줄어들었다. 이 기술은 ~40:1 종횡비, 막 균일성, 화학량론의 Al2O3와 고유전체 breakdown, 낮은 leakage의 거의 100% 균일한 막을 만든다.
ALD 시스템 개선은 더 빠른 precursor delivery manifold와 valve switching을 포함한다. ALD chemistry의 flow, substrate exposure와 purge를 조정하는 상당한 작업이 진행되어 왔고 전구체 효율이 증가되고 사이클 시간이 감소하였다.
이런 개선들이 가능하게 한 새로이 출현되고 있는 응용들은 ALD를 higher film surface area 100㎚ 이하 D램 fabrication 45㎚ feature에 적용하는 것, 100:1에 근접하는 종횡비로 step coverage, 개선된 트랜지스터와 thicker dielectric을 가진 RF-decoupling capacitor와 MIM 구조로 된 metal film을 포함한다.
Acknowledgments
The authors thank Ana Londergan, Xinye Liu, Sas Ramanathan, Carl Galewski, Ofer Sneh, Steve George, Roy Gordon, and Daehong Ko for their interest and insights.
Tom Seidel received his MS from the U. of Notre Dame and his PhD from Stevens Institute of Technology. He is EVP and CTO at Genus Inc., 1139 Karlstad Dr., Sunnyvale, CA 94089; ph 408/747-7140 ext. 1175, fax 408/752-2009, e-mail tseidel @genus.com.
Gi Youl Kim received his MS in materials science and engineering from Kangwon National U. and his PhD from Stevens Institute of Technology. He is senior process development engineer at Genus.
Anu Srivastava received his MS from the U. of Florida, Gainesville. He is a process development engineer at Genus Inc.
Zia Karim received his MS in electrical and electronic engineering from Bangladesh U. of Engineering and Technology and his PhD in electrical engineering from Dublin City U. He is director of technology and applications at Genus.
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