SSN (Simultaneous Switching Noise)은 신호 주파수가 올라가면서 전압의 +와 -가 급격히 변하게 되고, 그것에 의해 선로의 인덕턴스 성분들의의 변화가 그 변동을 미처 따라가지 못해 발생하는 전압떨림현상을 지칭하는 잡음을 말한다.
아래에 설명이 아주 잘나와있으니 참조바란다.
[KAIST 자료 참조]
김정호 교수 (KAIST) joungho@ee.kaist.ac.kr
Simultaneous Switching Noise 는 Power/Ground 배선이 본질적으로 갖고 있는 인덕턴스 때문에 발생하는 고주파 잡음 발생 현상이다. Simultaneous Switching Noise 를 발생시키는 기본적인 물리법칙은 Faraday 의 법칙으로 도선 주변의 자기장이 시간에 따라 변화하면 도선에 역 기전력이 발생하며 이 역기전력은 전류량이 클수록, 전류 변화 시간이 짧을수록, 배선의 인덕턴스가 클수록 크게 발생한다. 이화 같은 순간 전류에 의한 역기전력에 의해서 Power/Ground 배선에 전압 요동( Voltage Fluctuation ) 이 발생하는 현상을 바로 Simultaneous Switching Noise 또는 Deta-I noise 라고 부른다. 이때 발생하는 역기전압은 다음과 같이 표현된다.
Vnoise = - LdI/dt
따라서 수 많은 회로 소자가 동시에 스위칭하고 결과적으로Power 배선에 공급되는 전류가 순간적으로 변화하며 Ground 로 흘러나가는 전류가 급격하게 변화하면 Inductive Voltage Drop 에 의해 커다란 Voltage Fluctuation 이 발생한다. Simultaneous Switching Noise 의 발생 현상이 그림 1에 나타나 있다. 이러한 고주파 잡음은 짧아진 신호 Rise Time, 증가된 전류, 커진 칩 크기, 그리고 소자 및 패키지, 보드에서의 신호선 간격이 가까워 지면서 더욱 증가하고 있다. 또한 이러한 잡음은 Board, Package, IC 내의 Interconnection 구조와 밀접한 관계를 가지고 있다. 바로 Interconnection 구조가 배선의 인덕턴스를 결정하기 때문이다. 특히 Power/Ground 의 배선 구조에 의한 인덕턴스가 발생 원인을 제공한다. 전통적으로 Simultasous Switching Noise 는 대형 컴퓨터의 Output Driver 순간 전류에 의한 Power/Ground 배선에서 중요한 문제로 인식되어 왔으며 그 해결책으로 Board Level 에서 Decoupling Capacitor 들을 배치하면서 해결해 왔으나 이제 소자의 클럭 속도가 수백 MHz 를 넘어 가면서 소자 내 뿐만 아니라 Package 에서도 중요한 기술적 과제로 등장하고 있다. 특히 최근 시스템 및 소자의 속도가 더욱 증가하고 있으며 Clock Frequency 가 GHz 범위에 들어 가면서On-chip 과 Off-chip driver 및 회로에 의한 Simultaneous Switching Noise 문제가 고속 시스템의 패키지 및 IC 설계에서의 가장 중요한 이슈로 되고 있다. 특히 신호 및 전원선 기준 전압이 계속해서 감소 추세에 있으므로 이러한 고주파 잡음은 시스템의 성능과 안정성을 크게 좌우하게 되었다.
Simultaneous Switching Noise 는 시스템에 Delay 를 발생 시키거나 Logic Fault 를 발생 시켜 시스템의 성능을 약화시키고 시스템 신뢰성을 떨어뜨린다. Power Voltage Level 이 감소함에 따라 Driver 의 공급 전류가 감소하여 Delay 가 증가하는 것이다. 또한 신호선이나 회로의 Power/Ground 배선에 전압 Glitch 를 발생시킨다. 뿐만 아니라 커다란 전자파 장해 문제 ( EMI/EMC) 발생 시킨다. 특히 Ground 배선 전압이 요동을 치게 되고, 그 요동 치는 Ground 배선에 Cable Shield 가 연결되면 Common-mode Radiation 이 발생하고 심각한 EMI 문제를 야기 시킨다. 이러한 Common-mode Radiation EMI 문제를 극복하기 위해서는 일차적으로 시스템의 Power/Ground 잡음을 축소 시켜야 만 한다. 따라서 board, Package, IC 내의 Power/Ground 배선 뿐 아니라 시스템의 전체 Ground 배선도 Low Inductance 배선이 되도록 설계해 주어야 한다.
이러한 Simultaneous Switching Noise 를 줄이기 위해서는 소자의 동작에 필요한 전류와 스위칭 속도를 바꿀 수 없을 에는 Power/Ground 배선의 인덕턴스를 줄이는 것이 가장 최선의 방법이라 하겠다. 배선의 인덕턴스를 줄이기 위해서는 일차적으로 배선 구조의 길이를 줄여야 한다. 일반적으로 인덕턴스는 배선 길이에 비례하기 때문이다. 배선에서 인덕턴스를 발생 시키는 대표적인 구조물이 패키지, PCB Tracing, Wire, Cable 등이다. 그 중에서 Package Parasitic Inductance 는 Bonding 구조물과 Via 구조물에서 발생한다. 따라서 Package 구조에서 Bonding 및 Via 의 길이를 최소화해야 한다. 그 결과로 인해 Lead Frame, Wire Bonding, Pin Type 의 Bonding 방식에서 Small Size Ball Type Bonding 방식, Flip-Chip Bonding 방식이 더욱더 많이 사용될 전망이다. 그림 2 에서 Tape Ball Grid Array 방식과 Flip-chip Bonding 방식의 Package 차이에 의한 Package Pin에서 측정된 Simultaneous Switching Noise 의 측정 파형을 보여주고 있으며 특히 Flip-chip Bonding 방식을 사용함으로써 현격하게 줄어든 Noise 를 보여주고 있다.
다음으로 배선의 인덕턴스를 줄이기 위해서는 배선의 폭을 넓히고 Ground 와의 거리를 짧게 해야 한다. 임피던스 관점에서 볼 때 power/ground 배선은 배선 임피던스가 고주파 영역에서 밀리 ohm 미만이 되도록 설계 되어야 한다. 여기서 고주파 영역이란 신호의 rise time 에 해당하는 f = 2/tr 이상의 영역을 말한다. 저 임피던스 구조를 실현하기 위해서는 전송선 입장에서 볼 때 배선의 단위 길이 당 커패시턴스를 최대한 높여 주어야 한다. 그러기 위해서는 power plane 과 ground plane 이 최대한 넓은 면적으로 마주 보고 있고 두 면 사이에 높은 유전율을 갖는 절연물로 채워져야 한다. 앞으로의 IC 내부, package, board 에서의 power/ground 배선은 이러한 방향으로 발전되어져야 한다. 그러나 Plane Power/Ground 배선 구조가 비용과 공정의 입장에서 수용하기 어려울 때 Grid 나 Finger Type 의 배선이 사용되나 수백 MHz 이상의 배선 구조에서는 증가된 Power/Ground 인덕턴스 때문에 사용하기 어렵다. 이와는 반대로 신호선( Signal Line) 의 경우 일정한 기준 임피던스 선이 선택되는 데 이러한 기준 임피던스는 Output Driver 의 Loading, Simultaneous Switching Noise 효과, Signal Reflection, Crosstalk, Multi-layer 구조의 실현 여부 등을 고려하여 선택된다.
다음으로 가장 많이 사용되고 있고 효과적으로 구조물의 인덕턴스를 줄이는 방법이 Power/Ground 전류의 분산이다. 그 결과로 한 개의 배선 구조에서 발생하는 Voltage Fluctuation 을 효과적으로 전류를 분산하는 만큼 줄일 수 있다. 효과적으로 Power/Ground전류를 분산 시키기 위해는 다수의 Bonding 을 Power/Ground 배선에 이용한다. GHz 급 프로세서의 경우 1000 개 이상의 pin 이 사용될 것으로 예상되는데 총 Pin 의 3 분의 2 이상이 Power/Ground Pin 으로 사용될 것으로 전망한다. 문론 Low Inductance Flip-chip Bonding 구조물을 사용하면 Pin 숫자를 훨씬 줄일 수 있다. 이처럼 Package 에서 Power/Ground Pin 을 많이 사용하면 Simultaneous Switching Noise 감소 뿐 아니라 Crosstalk Noise, Reflection Noise, EMI Radiation 도 많이 줄일 수 있다. 이처럼 Package Pin 의 지정에서와 같이 Cable 및 Connector Pin 의 지정에도 더 많은 수의 Pin 과 Line이 Power/Ground Connection 에 이용될 전망이다. 이러한 이유는 바로 Parasitic Inductive 효과를 최소화 하기 위해 시도되는 기술적 시도이다.
다음으로 Power Line Voltage Fluctuation 을 최종적으로 줄이기 위해서는 Decoupling Capacitor 가 사용된다. Power 배선에는 Decoupling Capacitor 를 설치하여 회로의 스위칭에 필요한 전류를 직접 공급함으로써 power 배선이 갖고 있는 Inductance 를 차폐 시킨다. 따라서 일종의 고주파 필터로 작용한다. 추후의 저주파 전원 전류가 Power Line 에 흐르게 되어 Ldi/dt 전압 강하 효과를 현저히 줄일 수 있다. 뿐만 아니라 전원선 회로의 Loop 크기를 효과적으로 줄임으로써 Differential Mode Radiation 효과를 줄일 수 있다. 이 때 Decoupling Capacitor 크기는 회로의 스위칭에 필요한 충분한 전하량을 공급할 수 있는 양의 Capacitor 를 가져야 한다. 뿐만 아니라 Decoupling Capacitor 의Parasitic Inductance 를 최소한 갖고 있는Decoupling Capacitor 가 사용되어야 한다. Decoupling Capacitor의 Parasitic Inductance 가 너무 커서 공진 주파수가 시스템 주파수의 10 배 이내로 들어오게 되면 Power 배선의 임피던스가 오히려 증가하여 Decoupling Capacitor 의 효과를 볼 수 없고 오히려 Simultaneous Switching Noise 를 증가 시킬 수 있다. 이러한 공진 효과를 줄이기 위해 Resistive Capacitor 가 Decoupling Capacitor 로 사용하기도 한다. 그림 3 에서는 Board Level 의 Decoupling Capacitor 로 사용되고 있는 SMT Type capacitor 의 공진 현상과 공진 주파수를 보여주고 있다.
Decoupling capacitor 의 크기, 개수, 위치, Parasitics Inductance 가 등을 고려하여 설치하며 이 결정이 시스템 Power 선의 질적 성능을 결정한다. Decoupling Capacitor 의 설치는 필요한 회로에 가장 근접 거리에 설치하여 배선의 Inductance 를 줄여야 하고 Decoupling Capacitor 의 효율 입장에서 볼 때 chip 내, package 내, board 내 순서를 설치되어야 한다. 그러나 반대로 IC 내부나 Pacage 내부의 Decoupling Capacitor 는 많은 비용을 요구한다. 따라서 on-chip, package, board 내에서 최소 면적으로 최대 Capacitor 를 실현할 수 있는 공정 기술, 고유전율 재료 기술의 발전을 크게 요구한다. 그림 4 에서는 PCB Level 에서 개발되고 있는 Embedded Capacitor 의 단면을 보여 준다. 단면 구조를 채용하고 고유전물을 사용하며 PCB 배부에 설치함으로써 Parasitic Inductance 를 줄이고 공진 주파수를 크게 높일 수 있다. 이러한 Embedded Decoupling Capacitor 구조가 Package 에도 크게 추가될 전망이다. 따라서 IC, Package, PCB 상의 Embedded Capacitor 의 중요성이 어는 때 보다도 강조되고 기술 개발의 필요성이 증가될 전망이다. 앞으로 소자 및 시스템의 속도가 GHz 영역으로 계속 발전 함에 따라 Decoupling Capacitor 의 실현과 배치가 시스템, 패키지, 소자 비용을 크게 좌우 할 것으로 판단한다.
아래에 설명이 아주 잘나와있으니 참조바란다.
[KAIST 자료 참조]
김정호 교수 (KAIST) joungho@ee.kaist.ac.kr
Simultaneous Switching Noise 는 Power/Ground 배선이 본질적으로 갖고 있는 인덕턴스 때문에 발생하는 고주파 잡음 발생 현상이다. Simultaneous Switching Noise 를 발생시키는 기본적인 물리법칙은 Faraday 의 법칙으로 도선 주변의 자기장이 시간에 따라 변화하면 도선에 역 기전력이 발생하며 이 역기전력은 전류량이 클수록, 전류 변화 시간이 짧을수록, 배선의 인덕턴스가 클수록 크게 발생한다. 이화 같은 순간 전류에 의한 역기전력에 의해서 Power/Ground 배선에 전압 요동( Voltage Fluctuation ) 이 발생하는 현상을 바로 Simultaneous Switching Noise 또는 Deta-I noise 라고 부른다. 이때 발생하는 역기전압은 다음과 같이 표현된다.
Vnoise = - LdI/dt
따라서 수 많은 회로 소자가 동시에 스위칭하고 결과적으로Power 배선에 공급되는 전류가 순간적으로 변화하며 Ground 로 흘러나가는 전류가 급격하게 변화하면 Inductive Voltage Drop 에 의해 커다란 Voltage Fluctuation 이 발생한다. Simultaneous Switching Noise 의 발생 현상이 그림 1에 나타나 있다. 이러한 고주파 잡음은 짧아진 신호 Rise Time, 증가된 전류, 커진 칩 크기, 그리고 소자 및 패키지, 보드에서의 신호선 간격이 가까워 지면서 더욱 증가하고 있다. 또한 이러한 잡음은 Board, Package, IC 내의 Interconnection 구조와 밀접한 관계를 가지고 있다. 바로 Interconnection 구조가 배선의 인덕턴스를 결정하기 때문이다. 특히 Power/Ground 의 배선 구조에 의한 인덕턴스가 발생 원인을 제공한다. 전통적으로 Simultasous Switching Noise 는 대형 컴퓨터의 Output Driver 순간 전류에 의한 Power/Ground 배선에서 중요한 문제로 인식되어 왔으며 그 해결책으로 Board Level 에서 Decoupling Capacitor 들을 배치하면서 해결해 왔으나 이제 소자의 클럭 속도가 수백 MHz 를 넘어 가면서 소자 내 뿐만 아니라 Package 에서도 중요한 기술적 과제로 등장하고 있다. 특히 최근 시스템 및 소자의 속도가 더욱 증가하고 있으며 Clock Frequency 가 GHz 범위에 들어 가면서On-chip 과 Off-chip driver 및 회로에 의한 Simultaneous Switching Noise 문제가 고속 시스템의 패키지 및 IC 설계에서의 가장 중요한 이슈로 되고 있다. 특히 신호 및 전원선 기준 전압이 계속해서 감소 추세에 있으므로 이러한 고주파 잡음은 시스템의 성능과 안정성을 크게 좌우하게 되었다.
Simultaneous Switching Noise 는 시스템에 Delay 를 발생 시키거나 Logic Fault 를 발생 시켜 시스템의 성능을 약화시키고 시스템 신뢰성을 떨어뜨린다. Power Voltage Level 이 감소함에 따라 Driver 의 공급 전류가 감소하여 Delay 가 증가하는 것이다. 또한 신호선이나 회로의 Power/Ground 배선에 전압 Glitch 를 발생시킨다. 뿐만 아니라 커다란 전자파 장해 문제 ( EMI/EMC) 발생 시킨다. 특히 Ground 배선 전압이 요동을 치게 되고, 그 요동 치는 Ground 배선에 Cable Shield 가 연결되면 Common-mode Radiation 이 발생하고 심각한 EMI 문제를 야기 시킨다. 이러한 Common-mode Radiation EMI 문제를 극복하기 위해서는 일차적으로 시스템의 Power/Ground 잡음을 축소 시켜야 만 한다. 따라서 board, Package, IC 내의 Power/Ground 배선 뿐 아니라 시스템의 전체 Ground 배선도 Low Inductance 배선이 되도록 설계해 주어야 한다.
이러한 Simultaneous Switching Noise 를 줄이기 위해서는 소자의 동작에 필요한 전류와 스위칭 속도를 바꿀 수 없을 에는 Power/Ground 배선의 인덕턴스를 줄이는 것이 가장 최선의 방법이라 하겠다. 배선의 인덕턴스를 줄이기 위해서는 일차적으로 배선 구조의 길이를 줄여야 한다. 일반적으로 인덕턴스는 배선 길이에 비례하기 때문이다. 배선에서 인덕턴스를 발생 시키는 대표적인 구조물이 패키지, PCB Tracing, Wire, Cable 등이다. 그 중에서 Package Parasitic Inductance 는 Bonding 구조물과 Via 구조물에서 발생한다. 따라서 Package 구조에서 Bonding 및 Via 의 길이를 최소화해야 한다. 그 결과로 인해 Lead Frame, Wire Bonding, Pin Type 의 Bonding 방식에서 Small Size Ball Type Bonding 방식, Flip-Chip Bonding 방식이 더욱더 많이 사용될 전망이다. 그림 2 에서 Tape Ball Grid Array 방식과 Flip-chip Bonding 방식의 Package 차이에 의한 Package Pin에서 측정된 Simultaneous Switching Noise 의 측정 파형을 보여주고 있으며 특히 Flip-chip Bonding 방식을 사용함으로써 현격하게 줄어든 Noise 를 보여주고 있다.
다음으로 배선의 인덕턴스를 줄이기 위해서는 배선의 폭을 넓히고 Ground 와의 거리를 짧게 해야 한다. 임피던스 관점에서 볼 때 power/ground 배선은 배선 임피던스가 고주파 영역에서 밀리 ohm 미만이 되도록 설계 되어야 한다. 여기서 고주파 영역이란 신호의 rise time 에 해당하는 f = 2/tr 이상의 영역을 말한다. 저 임피던스 구조를 실현하기 위해서는 전송선 입장에서 볼 때 배선의 단위 길이 당 커패시턴스를 최대한 높여 주어야 한다. 그러기 위해서는 power plane 과 ground plane 이 최대한 넓은 면적으로 마주 보고 있고 두 면 사이에 높은 유전율을 갖는 절연물로 채워져야 한다. 앞으로의 IC 내부, package, board 에서의 power/ground 배선은 이러한 방향으로 발전되어져야 한다. 그러나 Plane Power/Ground 배선 구조가 비용과 공정의 입장에서 수용하기 어려울 때 Grid 나 Finger Type 의 배선이 사용되나 수백 MHz 이상의 배선 구조에서는 증가된 Power/Ground 인덕턴스 때문에 사용하기 어렵다. 이와는 반대로 신호선( Signal Line) 의 경우 일정한 기준 임피던스 선이 선택되는 데 이러한 기준 임피던스는 Output Driver 의 Loading, Simultaneous Switching Noise 효과, Signal Reflection, Crosstalk, Multi-layer 구조의 실현 여부 등을 고려하여 선택된다.
다음으로 가장 많이 사용되고 있고 효과적으로 구조물의 인덕턴스를 줄이는 방법이 Power/Ground 전류의 분산이다. 그 결과로 한 개의 배선 구조에서 발생하는 Voltage Fluctuation 을 효과적으로 전류를 분산하는 만큼 줄일 수 있다. 효과적으로 Power/Ground전류를 분산 시키기 위해는 다수의 Bonding 을 Power/Ground 배선에 이용한다. GHz 급 프로세서의 경우 1000 개 이상의 pin 이 사용될 것으로 예상되는데 총 Pin 의 3 분의 2 이상이 Power/Ground Pin 으로 사용될 것으로 전망한다. 문론 Low Inductance Flip-chip Bonding 구조물을 사용하면 Pin 숫자를 훨씬 줄일 수 있다. 이처럼 Package 에서 Power/Ground Pin 을 많이 사용하면 Simultaneous Switching Noise 감소 뿐 아니라 Crosstalk Noise, Reflection Noise, EMI Radiation 도 많이 줄일 수 있다. 이처럼 Package Pin 의 지정에서와 같이 Cable 및 Connector Pin 의 지정에도 더 많은 수의 Pin 과 Line이 Power/Ground Connection 에 이용될 전망이다. 이러한 이유는 바로 Parasitic Inductive 효과를 최소화 하기 위해 시도되는 기술적 시도이다.
다음으로 Power Line Voltage Fluctuation 을 최종적으로 줄이기 위해서는 Decoupling Capacitor 가 사용된다. Power 배선에는 Decoupling Capacitor 를 설치하여 회로의 스위칭에 필요한 전류를 직접 공급함으로써 power 배선이 갖고 있는 Inductance 를 차폐 시킨다. 따라서 일종의 고주파 필터로 작용한다. 추후의 저주파 전원 전류가 Power Line 에 흐르게 되어 Ldi/dt 전압 강하 효과를 현저히 줄일 수 있다. 뿐만 아니라 전원선 회로의 Loop 크기를 효과적으로 줄임으로써 Differential Mode Radiation 효과를 줄일 수 있다. 이 때 Decoupling Capacitor 크기는 회로의 스위칭에 필요한 충분한 전하량을 공급할 수 있는 양의 Capacitor 를 가져야 한다. 뿐만 아니라 Decoupling Capacitor 의Parasitic Inductance 를 최소한 갖고 있는Decoupling Capacitor 가 사용되어야 한다. Decoupling Capacitor의 Parasitic Inductance 가 너무 커서 공진 주파수가 시스템 주파수의 10 배 이내로 들어오게 되면 Power 배선의 임피던스가 오히려 증가하여 Decoupling Capacitor 의 효과를 볼 수 없고 오히려 Simultaneous Switching Noise 를 증가 시킬 수 있다. 이러한 공진 효과를 줄이기 위해 Resistive Capacitor 가 Decoupling Capacitor 로 사용하기도 한다. 그림 3 에서는 Board Level 의 Decoupling Capacitor 로 사용되고 있는 SMT Type capacitor 의 공진 현상과 공진 주파수를 보여주고 있다.
Decoupling capacitor 의 크기, 개수, 위치, Parasitics Inductance 가 등을 고려하여 설치하며 이 결정이 시스템 Power 선의 질적 성능을 결정한다. Decoupling Capacitor 의 설치는 필요한 회로에 가장 근접 거리에 설치하여 배선의 Inductance 를 줄여야 하고 Decoupling Capacitor 의 효율 입장에서 볼 때 chip 내, package 내, board 내 순서를 설치되어야 한다. 그러나 반대로 IC 내부나 Pacage 내부의 Decoupling Capacitor 는 많은 비용을 요구한다. 따라서 on-chip, package, board 내에서 최소 면적으로 최대 Capacitor 를 실현할 수 있는 공정 기술, 고유전율 재료 기술의 발전을 크게 요구한다. 그림 4 에서는 PCB Level 에서 개발되고 있는 Embedded Capacitor 의 단면을 보여 준다. 단면 구조를 채용하고 고유전물을 사용하며 PCB 배부에 설치함으로써 Parasitic Inductance 를 줄이고 공진 주파수를 크게 높일 수 있다. 이러한 Embedded Decoupling Capacitor 구조가 Package 에도 크게 추가될 전망이다. 따라서 IC, Package, PCB 상의 Embedded Capacitor 의 중요성이 어는 때 보다도 강조되고 기술 개발의 필요성이 증가될 전망이다. 앞으로 소자 및 시스템의 속도가 GHz 영역으로 계속 발전 함에 따라 Decoupling Capacitor 의 실현과 배치가 시스템, 패키지, 소자 비용을 크게 좌우 할 것으로 판단한다.
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