ASIC 기초지식
.. 1. ASIC 용어의 시작
. ASIC(APPLICATION SPECIFIC INTEGRATED CIRCUIT) : 주문형 반도체, 특정용도 집적회로 ·DATA QUEST 사(LSI 시장조사 회사)가 84년경부터 사용하기 시작한 용어
·시스템 업체가 특정용도 상품의 독창화, 소형화를 통한 원가 절감 목적을 위해 개발하는 IC
·NON MEMORY 분야에 중요한 위치 확보
·광범위한 전자 응용분야에 활력소 역할 - 가전, 통신, 컴퓨터, 공장용 자동제어 기기, 자동차 부분 제어 기기, ETC
2. ASIC의 기대 효과
·SYSTEM의 소형화, 경량화 - 저 가격화 및 원가 절감
·저 전력화 - PORTABLE PRODUCT에 유용
·고속화
·신뢰성 향상 - 유지/보수 비용절감
·개발 기간 단축 - BOARD LEVEL과의 비교
·UP GRADE의 용이성 - 신기능 및 특수기능
·설계 기밀 유지 ·설계 용이화 - EDA S/W의 발달
3. ASIC을 위한 제반기술
·전문 ENGINEER
·공정 기술 - MEMORY 전용 LINE에 비해 한 세대 뒤떨어진 기술
- 현재 CMOS 공정이 보편화 되어 있다
·회로 설계 기술
·EDA S/W를 이용한 SYSTEM 설계 기술
·반도체 PACKAGING 기술
·ETC
4. ASIC의 분류
·IC - 범용 IC(STANDARD IC)
- 기억 소자, MICRO PROCESSOR, TTL IC, ETC
- CUSTOM IC(ASIC)
- 완전 주문형(FULL CUSTOM), 일부 주문형(SEMI-CUSTOM), PLD/FPGA, ASSP
- CELL BASED(STANDARD CELL), GATE ARRAY
5. ASSP의 도래(APPLICATION SPECIFIC STANDARD PRODUCT)
·ASIC - 주문형 반도체, 사용자가 제한적이며, 특정용도 IC, ASIC을 만든 USER만이 사용가능
·ASSP - 주문형 반도체, 사용자가 ASIC에 비해서 포괄적이며, 특정용도 IC, ASIC+범용성
6. ASIC DESIGN 방법의 변천사
·제 1세대 - CAD TOOL을 사용하여 회로(SCHEMATIC ENTRY), SIMULATION 및 LAYOUT을 수행(80년대)
·제 2세대 - 회로 설계를 HDL이라는 언어를 이용하여 표현하고, SYNTHESIS를 수행함으로써 원하 는 회로를 구현하는 시대(90년대)
·제 3세대 - 회로 설계를 FINITE STATE MACHINE, TRUTH TABLE, FLOW CHART등의 GRAPHICAL ENTRY로 구현하고, 이를 COMPILE하여 HDL CODE를 생성 이를 SYNTHESIS하여 회로를 구현하는 시대(90년대 말)
7. 일반적인 설계경로 및 제작방식
·주문자(CUSTOMER)
- 자신의 SYSTEM을 ASIC화하기 위하여 ASIC 설계자에게 완전한 회로도 및 검증용 VECTOR등을 제공
·설계자(DESIGN HOUSE)
- 주문 받은 ASIC을 설계하기 위하여 모든 자료를 수집, 최단 시간내에 최적 성능을 갖는 IC 설계
·제작자(VENDOR)
- 제작자는 설계자로부터 받은 자료를 바탕으로 IC를 제작하여, 시험이 끝난 SAMPLE을 주문자에게 전달 이때 주문자는 실장 TEST를 하여 자신이 원하는 기능이 제대로 동작되고 있는지의 여부에 대하여 의무가 있다
·설계자와 주문자간의 제작 방식
- TURNKEY DESIGN 방식 : 주문자의 SPEC.에 맞는 ASIC을 설계자가 직접 DESIGN하는 방식
- JOINT DESIGN 방식 : 주문자와 설계자가 공동으로 제작단계 이전까지 작업하는 방식
8. ASIC의 기획에서 양산까지
·제작 FLOW
- FONT-END DESIGN : SPEC. 작성, SCHEMATIC CAPTURE, PRE-SCREEN CHECK, PRE-SIMULATION WITH ONLY NETLIST
- BACK-END DESIGN : LAYOUT(PLACE & ROUTE), POST-SCREEN CHECK, DRC AND LVS CHECK, POST
- SIMULATION WITH LAYOUT DATA AND NETLIST, TEST VECTOR GENERATION
- CHIP 제작 : WAFER 작업, ASSEMBLY, CHIP TEST
·SPEC 작성
- TECHNOLOGY 선정 : GATE COUNT(ROUGHLY), SPEED, PACKAGE...를 참고로 한 다
- DESIGN METHOD 결정 : GATE ARRAY OR STANDARD CELL
- VENDOR 설정 : USER가 계획하고 있는 SPEC.을 가장 잘 SUPPORTING할 수 있는 VENDOR를 설정한다 ·개발비 및 UNIT PRICE가 싼 업체를 선정 ·ENGINEER SUPPORTING이 좋은 업체를 선정
- POWER CONSUMPTION 및 발생될 TEMPERATURE를 예측한다. : TECHNOLOGY 선정시 참고
- ETC.....
9. FULL CUSTOM(1)
·미리 개발되어 있는 LIBRARY를 사용하는 것이 아니라, TRANSISTOR LEVEL부터 DESCRIPTION을 한 다음 LAYOUT TOOL을 이용하여 LAYOUT을 하 고 SIMULATION을 한다.
·제 1세대에는 주로 MEMORY 공정과 함께 ASIC을 FULL CUSTOM작업으로 수행하였다
·현재에는 보다 낳은 ASIC 개발에 필요한 LIBRARY를 이 방법으로 개발한다
10. FULL CUSTOM(2)
·장점
- 개발 목적에 가장 알맞은 설계의 자유도
- 대향 생산 시 UNIT PRICE 최저
- 고 집적도와 고 성능화 달성 - 고속, 저전력 IC 개발 가능
- 독자적 설계에 의한 회로의 KNOW-HOW, 장치의 KNOW-HOW에 대한 기밀 유지
·단점
- 개발 비용이 비싸다
- 개발 기간이 길다
- 설계 변경이 어렵다 : TRANSISTOR LEVEL로 USER가 원하는 데로 설계하였기 때문에 변경시에는 그 주위에 있는 다른 부분들도 같이 수정하여야 한다.
11. SEMI-CUSTOM
·FULL CUSTOM으로 작업시 자주 사용되는 FUNCTION들을 회로를 바꿀때마다 다시 작업을 하여야만 했다 - 불필요한 여러 가지 요인들로 인하여 시간 및 COST 낭비가 많아짐
·따라서 AND, OR, NAND, F/F, MEMORY, ROM, CPU, DSP, ETC...등을 미리 FULL CUSTOM으로 작업하여 표준화된 LIBRARY로 개발
·FULL CUSTOM으로 개발되어 있는 LIBRARY를 EDA TOOL에서 불러다가 작업을 수행하는 방법 ·DESIGN METHOD - GATE ARRAY - STANDARD CELL
12. STANDARD CELL(CELL-BASED IC)
·미리 준비된 CELL LIBRARY를 배치 및 배선한다
·FIX된 TR.영역을 사용하는 것이 아니라 USER가 원하는 곳만 배치, 배선 작업을 한다 ·LIBRARY 개발 방법
- POLY CELL 방식 : CELL HEIGHT가 일정하다 (단 CELL의 WIDTH는 틀림)
- BUILDING BLOCK 방식 : 임의의 CELL 크기를 갖도록 개발함 (WIDTH와 HEIGHT가 모두 틀림)
·장점
- 회로 설계의 자유도가 높다
- GATE ARRAY보다 효율적인 SILICON영역을 사용
- GATE ARRAY보다 CHIP SPEED가 빠름
- GATE ARRAY보다 UNIT PRICE가 싸다
·단점
- GATE ARRAY보다 개발 기간이 길다
- GATE ARRAY보다 개발 비용이 많이 든다
13. PLD (PROGRAMABLE LOGIC DEVICE)
입력 → 입력 버퍼(AND ARRAY) → 출력 버퍼(OR ARRAY) → 출력 ·PROGRAM 가능한 소자 영역을 가지고 PROGRAM에 따라 논리 회로를 실현하는 방식
·반도체 제조업체측의 관점 : 다량으로 제조되어 일반적인 용도로 판매되므로 범용성 chip의 범주이 다
·사용자측의 관점 : 사용자의 요구에 맞게 일시적으로나 영구적으로 CHIP내의 기본 소자들을 물리 적으로 연결시켜 사용함으로 ASIC의 범주로 본다
·AND-OR 구조를 갖는 PLD의 3가지 기본 형태
- PROM (PROGRAMMABLE READ ONLY MEMORY) : AND ARRAY는 고정되어 있고 OR ARRAY를 PROGRAMING
- PLA (PROGRAMMABLE LOGIC ARRAY) : AND ARRAY와 OR ARRAY를 모두 PROGRAMING
- PAL (PROGRAMMABLE ARRAY LOGIC) : AND ARRAY는 PROGRAMING, OR ARRAY는 고정
·장점
- 개발 기간이 매우 짧다
- 소량이라도 개발비가 문제되지 않는다 (CHIP 가격이 개발비이다)
- 개발 경쟁이 심하고 상품 수명이 짧거나 생산량이 적은 기기등에 적합하다
·단점
- GATE 사용률이 낮다 (40∼60%)
- GATE ARRAY에 비하여 대규모 GATE의 실현이 불가능 : 현재는 고집적도의 CHIP들도 개발 중이긴 하지만 ASIC에 비해선 뒤떨어진다
- 개발비는 적게 들지만 CHIP을 PROGRAMING할 장비는 있어야 한다
- CHIP의 SPEED가 보편적으로 느리다
14. GATE ARRAY
·복수의 논리 소자를 조합한 기본 TRANSISTOR을 ARRAY형태로 배열하고, METAL 배선만을 행 함으로써 기능을 실현하는 기법
·종류
- CHANNELED GATE ARRAY : TR. 영역 + METAL 배선 영역
- CHANNELLESS GATE ARRAY (SEA OF GATES : SOG TYPE) : CHIP 면적이 모두 TR. 영역으로 되어 있고 배선 영역은 없다
·장점
- 단기간 설계, 저 개발비, 소량 생산 대응
·단점
- 회로 설계의 자유도가 낮다. GATE의 사용율이 낮다. FLX된 BASE ARRAY를 사용하기 때문
15. FPGA (FIELD PROGRAMMABLE GTE ARRAY)
·1985년 미국의 XILINX사에서 세계 최초로 FPGA를 발표
·GATE ARRAY 방식과 PLD 방식의 혼합
·사용자가 SYSTEM 개발 현장에서 직접 IC를 제작하여 활용
·저렴한 개발비용
·개발기간 단축
·설계기간 단축
·설계 DATA의 저장 방식에 따라 SRAM방식과 ANTI FUSE 방식으로 크게 구분 지을 수 있으며 EPROM 방식도 사용한다
- SRAM 방식 : 설계 DATA를 SRAM에 저장하기 때문에 반복 사용할 수 있는 방식 (XILINX, PLESSY, ALGOTRONIX....)
- ANTIFUSE 방식 : FUSING에 의해 논리 회로 및 신호선을 연결하기 때문에 동작 속도가 빠르다는 장점이 있다. (ACTEL, QUICKLOGIC, CROSSPOINT....)
- EPROM 방식의 FPGA : ALTERA
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